【導(dǎo)讀】日前，長(zhǎng)電科技CEO鄭力出席華美半導(dǎo)體協(xié)會(huì)（CASPA）2023年年會(huì)，與眾多全球知名半導(dǎo)體企業(yè)高管圍繞“賦能AI——半導(dǎo)體如何引領(lǐng)世界未來(lái)”共同探討產(chǎn)業(yè)發(fā)展機(jī)遇與挑戰(zhàn)。
鄭力就AI芯片電源管理、先進(jìn)封裝驅(qū)動(dòng)AIGC發(fā)展等話題闡述了觀點(diǎn)
突破電源管理瓶頸
從大模型AI的爆發(fā)，到高密度復(fù)雜計(jì)算在多個(gè)行業(yè)的普及，疊加新應(yīng)用場(chǎng)景的快速涌現(xiàn)，驅(qū)動(dòng)了大算力芯片市場(chǎng)的需求增長(zhǎng)。當(dāng)前，半導(dǎo)體產(chǎn)業(yè)鏈正致力于突破解決算力需求及其背后的瓶頸。
例如，面對(duì)AIGC應(yīng)用中的電源管理挑戰(zhàn)，GPU、CPU、HBM和高速DSP等數(shù)字芯片開發(fā)速度遠(yuǎn)快于模擬芯片的開發(fā)；同時(shí)，人工智能芯片、數(shù)據(jù)中心的功耗需求比幾年前增加了數(shù)倍。
為此，封裝、設(shè)計(jì)等產(chǎn)業(yè)鏈上下游需要一起從提升功率輸送和管理質(zhì)效、電源管理芯片/模塊的面積和集成密度、封裝材料創(chuàng)新等方面，通過(guò)先進(jìn)封裝技術(shù)共同解決這一挑戰(zhàn)。
封裝創(chuàng)新對(duì)AIGC愈發(fā)重要
面向CPU、GPU和AI加速器等AIGC的核心芯片，目前業(yè)界聚焦小芯片（Chiplet）技術(shù)實(shí)現(xiàn)微系統(tǒng)集成，而不僅僅是晶體管級(jí)的集成，從而搭建算力密度更高且成本更優(yōu)的高密集計(jì)算集群。
一是通過(guò)2.5D/3D封裝，包括基于再布線層（RDL）轉(zhuǎn)接板、硅轉(zhuǎn)接板或硅橋，以及大尺寸倒裝等技術(shù)開發(fā)人工智能應(yīng)用，以實(shí)現(xiàn)小芯片上更高的密度和微系統(tǒng)內(nèi)更高的互連速度。
二是從方法論角度來(lái)看，通過(guò)系統(tǒng)/技術(shù)協(xié)同優(yōu)化（STCO）開發(fā)小芯片等具有微系統(tǒng)級(jí)集成的設(shè)備。STCO在系統(tǒng)層面對(duì)芯片架構(gòu)進(jìn)行分割及再集成，以高性能封裝為載體，貫穿設(shè)計(jì)、晶圓制造、封裝和系統(tǒng)應(yīng)用，以滿足更復(fù)雜的AIGC應(yīng)用需求。
三是通過(guò)SiP打造更高水平的異構(gòu)集成，賦予不同類型的芯片和組件（包括無(wú)源組件）更大的靈活性。目前，SiP相關(guān)技術(shù)已應(yīng)用于射頻前端（RFFE）、電源管理、光電合封（CPO）等領(lǐng)域，滿足AI等高算力需求。
面向AI、高性能計(jì)算，長(zhǎng)電科技積極與AI產(chǎn)業(yè)鏈伙伴合作，持續(xù)推出創(chuàng)新解決方案，更好地滿足市場(chǎng)應(yīng)用需求。長(zhǎng)電科技的Chiplet高性能封裝技術(shù)平臺(tái)XDFOI，利用協(xié)同設(shè)計(jì)理念實(shí)現(xiàn)了芯片成品集成與測(cè)試一體化，目前已實(shí)現(xiàn)了穩(wěn)定量產(chǎn)。長(zhǎng)電科技認(rèn)為，以異構(gòu)異質(zhì)、高密度互連為主要特征的高性能封裝技術(shù)，承載半導(dǎo)體產(chǎn)業(yè)的創(chuàng)新方向，將為半導(dǎo)體在人工智能領(lǐng)域的應(yīng)用提供無(wú)限機(jī)會(huì)。
來(lái)源：長(zhǎng)電科技
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